LPC1752 tablero 64 KB SRAM del desarrollo del pedazo del BRAZO 32 con el anfitrión de Ethernet/USB 2,0

LPC1752 EL BRAZO de 32 bits Cortex-M3 MCU hasta flash de 512 kB y 64 el kB SRAM con Ethernet, anfitrión/Device/OTG del USB 2,0, PUEDE

1. Descripción general

Los LPC1758/56/54/52/51 son microcontroladores basados Cortex-M3 del BRAZO para integrado
usos que ofrecen un de alto nivel de la integración y del bajo consumo de energía. El BRAZO
Cortex-M3 es una base de la siguiente generación que ofrece aumentos de sistema tales como aumentado
elimine errores de características y de alto nivel de la integración del bloque de la ayuda.
Los LPC1758/56/54/52/51 actúan en las frecuencias de la CPU de hasta 100 megaciclos. El BRAZO
La CPU Cortex-M3 incorpora una tubería de 3 etapas y utiliza una arquitectura de Harvard con
separe ómnibus locales de la instrucción y de datos así como un tercer autobús para los periférico. El BRAZO
La CPU Cortex-M3 también incluye una unidad interna del prefetch que apoye especulativo
ramificación.
El complemento periférico del LPC1758/56/54/52/51 incluye el kB hasta 512 de la ceniza del fl
memoria, kB hasta 64 de la memoria de los datos, Ethernet MAC, interfaz del dispositivo USB/Host/OTG,
el controlador dma de fines generales de 8 canales, 4 UARTs, 2 PUEDE los canales, 2 reguladores del SSP,
Interfaz de SPI, 3 I
2
los interfaces del C-autobús, 2 entrados más 2 hicieron salir I
2
interfaz del S-autobús, canal 6
12 pedazo ADC, 10 pedazo DAC, control de motor PWM, interfaz del codificador de la cuadratura, general 4
purpose los contadores de tiempo, los fines generales hechos salir 6 PWM, reloj en tiempo real (RTC) del poder ultrabajo
con la fuente de batería separada, y hasta 52 pernos de fines generales de la entrada-salida

2. Características

ARME el procesador Cortex-M3, corriendo en las frecuencias de hasta 100 megaciclos. Una memoria
La unidad de la protección (MPU) que apoya ocho regiones es incluida.
I
ARME el regulador de interrupción Vectored jerarquizado accesorio Cortex-M3 (NVIC).
I
Memoria programada de la ceniza del fl del en-microprocesador de hasta 512 kB. Acelerador aumentado de la memoria de la ceniza del fl
permite la operación de alta velocidad de 100 megaciclos con los estados de espera cero.
I
En-sistema que programa (ISP) y En-uso que programa (IAP) vía en-microprocesador
software del cargador de arranque.
I
el En-microprocesador SRAM incluye:
N
KB hasta 32 de SRAM en la CPU con el ómnibus del código local/de datos para de alto rendimiento
Acceso de la CPU.
N
Bloques de dos/un 16 SRAM del kB con los caminos de acceso separados para una producción más alta.
Estos bloques de SRAM se pueden utilizar para Ethernet (LPC1758 solamente), el USB, y el acceso directo de memoria
memoria, así como para la instrucción de la CPU y el almacenamiento de datos de fines generales.
I
Controlador dma de fines generales de ocho canales (GPDMA) en el AHB de múltiples capas
matriz que se puede utilizar con el SSP, I
2
S-autobús, UART, el de analógico a digital y
Periférico del convertidor de digital a analógico, señales del partido del contador de tiempo, y para
transferencias de la memoria-a-memoria.